seltsame Timing Ergebnis der Array-Multiplikator ..... wie?

A

amitjagtap

Guest
hallo
Ich habe dann simuliert und synthetisiert ein Verilog-Code für 8-Bit & 16-Bit-Array-Multiplikator mit tragen sav Addierer auf Xilinx.8.2.Ich habe die Ergebnisse sind wie folgt.
Ergebnis für 16 - Bit-Array-Multiplikation
Mindestdauer: 19.961ns (Maximum Frequency: 50.098MHz)
Minimum Input Zeit vor der Ankunft Uhr: 2.443ns
Maximale Ausgangsleistung erforderliche Zeit nach der Uhr: 20.110ns
Maximale Verzögerung kombinatorische Pfad: Kein Weg gefunden

Ergebnis für 8-Bit-Array-Multiplikation
Mindestdauer: 21.003ns (Maximum Frequency: 47.612MHz)
Minimum Input Zeit vor der Ankunft Uhr: 2.447ns
Maximale Ausgangsleistung erforderliche Zeit nach der Uhr: 22.777ns
Maximale Verzögerung kombinatorische Pfad: Kein Weg gefunden

Ich habe dieses Ergebnis sehr seltsam, weil die Anzahl der Bits sind die Erhöhung der Verzögerung von Multiplikator erhöhen nach meiner Kenntnis.Weiters habe ich die komplette Ausgänge für beide, und beide sind richtig funktioniert.
Kann jemand mir sagen, die Bedeutung der timimng Bericht habe ich in Xilinx.
Ist mindestens in Höhe des Multiplikators ?????????? Verzögerung<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Frage" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />Plz help me out .......

 
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