Timing-Vorgaben in Multiplikatoren

S

samiksha

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hallo.Ich mache Vergleich der Stand, nd wallace ihrer Kombination bedeutet Stand kodiert wallace Baum Multiplikator in veriog.Ich bin über die Codierung wid nd dann wid-Synthese.berechnet in der Synthese der i combinatiiomal umgehend über alle drei für den Vergleich Zweck.nd immer zumindest für biooth kodiert wallace Baum Multiplikator.Freundlicherweise schlagen shud mir, was ich als nächstes tun, um fortzufahren.schlagen, wenn etwas Neues zu diesem Projekt hinzugefügt werden.Warten auf die wertvolle Anregungen
Thanku

 
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Pismo odręczne jednego z najwybitniejszych fizyków, jakich nosiła ziemia, ma szansę powrócić jako komercyjny font. Na podstawie zapisków Alberta Einsteina udało się już skonstruować spory zasób znaków, które można wykorzystać na różnych urządzeniach elektronicznych. Ukończenie fontu zbiegnie się w czasie ze 110. urodzinami teorii względności (Relativtheorie).

Pomysł zrodził się w 2009 roku,…<img src="http://feeds.feedburner.com/~r/dobreprogramy/Aktualnosci/~4/HOzYf6flrlo" height="1" width="1" alt=""/>

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Die Umgebung könnte der nächste Punkt des Vergleichs.Überprüfen Sie auch, ob die Pipeline-Multiplikatoren sind oder nicht.

 
Danke für die Antwort auf meine Frage.bt der Punkt ist, Multiplikatoren sind nicht pipelined ..nd wht abt die zeitliche Zwänge?Wie können wir diese überprüfen?

 
Hallo ihre nicht nur die Frequenz (kombinatorische Verzögerung), aber Sie sollten auch Latenz in Betracht, da ein Multiplikator Arbeit zu einem guten Frequenz kann mehr Latenz und kann zu schlechter Durchsatz.

 
Danke für die schnelle Antwort.Bt-i have nt clk hat in meiner großen Block.Wenn ich dabei beachten um die Uhr.das Ergebnis Ich erhalte nach der Synthese ist, dass nur die Setup-nd Standzeit der gesamten Einheit.nt der kombinatorischen dely.Eigentlich habe ich neu bin auch Xilinx.Ich lerne, dass auch nebeneinander.Also CUD u help me out in this?Ich meine, wie zu verfahren?Warten auf eine positive Reaktion.

 
Hallo nach dem Ausführen der Post Place & Route "öffnen Sie das Timing-Analyzer und laden Sie die. Ncd Datei. PCF-Datei, indem Sie die placenroute als u kann jede und jeder Pfad mit Combo Dealy Setup zu halten und für eine bestimmte Taktfreq siehe generiert.Um mehrere Pfade zu analysieren die Eigenschaften in der Analyze-Timing-Simulationsmodell ausführlichen Bericht zu erstatten und geben die Anzahl der Wege.

Sie dürften sich eine Uhr, was Sie können nicht auf freq Betrieb Kommentar

 
hallo
Wieder Thanku für eine schnelle Antwort.Ich habe in meinem clk Modul zugegeben i synthetisiert Place & Route der Gestaltung ND.sowohl die Dateien geladen.Dann habe ich überprüft aynchronous Verzögerung Bericht nd Uhr Region Umtopfen.
den Bericht I'm getting zeigt, dass es 20 schlimmsten net Verzögerungen.im Synthesebericht Ich bin gettig
Minimum Input Zeit vor der Ankunft Uhr: 2.327ns
Maximale Ausgangsleistung erforderliche Zeit nach der Uhr: 27.026ns
Maximale Verzögerung kombinatorische Pfad: Kein Weg gefunden
so can u tell me ist es ok oder shud ich meinen Code ändern?

 
Latch die Eingänge zu den Multiplikator mit einem f-Flop
(verwenden Sie immer ein @ (posedge clk)) und verriegeln Sie die Ausgänge der Multiplikator mit clk (immer @ (ppsedge clk)). Jetzt wird die gesamte Multiplikator Sie entworfen wird zwischen zwei Arten von Registern.jetzt, wenn Sie eine Uhr mit freq ucf als Xilinx ISE wird die zeitliche Verzögerung für das Kombinationsfeld Weg zwischen diesen Bericht enthält registrieren

 
hallo.Ich erhalte die kombinatorische Verzögerung der Schaltung bt den Vorteil habe ich mit diesen Riegel ist, dass die dely hat 27 bis 20 ns reduziert worden.
hier r die Ergebnisse Ich erhalte nach der Synthese.
Mindestdauer: 20.138ns (Maximum Frequency: 49.657MHz)
Minimum Input Zeit vor der Ankunft Uhr: 2.403ns
Maximale Ausgangsleistung erforderliche Zeit nach der Uhr: 20.073ns
Maximale Verzögerung kombinatorische Pfad: Kein Weg gefunden

 

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