C
choodzik
Guest
Hallo
Mein Name ist Peter und jetzt bin ich versucht, einige Papiere und Bücher, die mir bei meinem Master-Abschluss zu Sachgebiet Hilfe bekommen können.
hier ist esSubjekt
Sehr hohe Frequenz Probenahme Level-Shifter-Spezifikation2 Anforderungen
Niederspannung bis Hochspannung (L2H) und der Hochspannung Niederspannung (H2L) Probenahme Level-Shifter Anforderungen:
a) Technologie: TSMC 0.18u, Standard-CMOS-, 1 Poly 4 dünnen Metall-, Standard V. Niederspannung PMOS-und NMOS-, Standard V. Hochspannung PMOS und NMOS unsalicided Poly-Widerstände, parasitäre pnp 5x5 BJT, parasitäre Metall Metall (Finger oder Platte) Kondensatoren zur Verfügung.Keine andere Geräte können durch die im Design verwendet werden.
b) Voll integrierte, keine externen Komponenten oder Spannung / Ströme Referenzen vorhanden.
c) Versorgungsspannung: Niederspannungs-Versorgung ist DVDD = 1,8 V / - 10%, High Versorgungsspannung AVDD = 3,3 V / - 10%.
d) Probenahme Uhr ist aus DVDD Spannung Domain in beiden L2H und H2L, mit weniger als 150 ps 10% -90% steigen / fallen Zeit und 40% -60% Einschaltdauer.Taktfrequenz von 0 Hz bis 1 GHz.Level-Shifter sollte Taktsignal Belastung mit nicht mehr als 10FF der Kapazität.Nr. ohmsche Last ist zulässig.
e) Level Shifting Eingangssignal single ended CMOS mit 10% -90% rise / fall weniger als 150 ps.Spannung Ebenen sind: DVDD bei L2H und im Falle H2L AVDD.Der Level-Shifter sollte Laden von Daten mit nicht mehr als 10FF der Kapazität Signal.Nr. ohmsche Last ist zulässig.Die Daten sollten auf steigende Flanke der Uhr zu beproben.Nr. Reset-Signal erforderlich ist, aber es kann in die Gestaltung einbezogen werden.
f) Level-Shifter haben zwei single-ended, matched, ergänzen (direkt und invertiert) Ausgänge.Direkte und invertierten Ausgang Wellenform Kreuz Punkt sollte in Höhe der Hälfte des Angebots / - 20% mit kapazitiver Last mit 2% Genauigkeit abgestimmt.Spannung Ebenen sind: AVDD bei L2H und im Falle H2L DVDD.Level-Shifter fahren sollte bis zu 50ff Last mit weniger als 150 ps 10% -90% steigen und fallen mal abgerufen.
g) die beiden Setup-und Hold-Zeit im Hinblick auf die Taktflanke (50% DVDD) sollte unter 200ps.
h) unter Annahme einer idealen Abtast-Takt-, Daten-Input Berücksichtigung Setup-und Haltezeiten, unkorrelierte positive und negative Versorgungsspannung (beide DVDD und AVDD) 100mV pk-pk Lärm - Jitter der Ausgabe sollte unter 30ps pk-pk mit 128 Bit PRBS Daten gemessen werden .Die 30ps pk-pk Wert sollte alle Quelle-Jitter.
3 Arbeitsumfang
a) entdecken mehrere Schaltungstopologien darunter:
- Vorschlag der Vergleich verschiedener Schaltungstopologien,
- Mit der vorgeschlagenen Methodik vergleichen Stromverbrauch, Flächenverbrauch (konnte nur Schätzung) und Jitter der einzelnen Schaltungstopologien,
- Zeigen, wie Dimensionierung der Transistoren jedes der vorgeschlagenen Topologien den Stromverbrauch, Flächen-und Jitter zu beeinflussen.
b) vorschlagen Methodik der Validierungen Schaltung mit SPICE-Simulation und in der Prototypen-Test-Chip.
c) Wählen Sie eine der vorgeschlagenen Topologien, Gestaltung ihrer Aufmachung und führen in voller
Validierung in SPICE-Simulation in allen Ecken PVT (einschließlich Post-Layout-Simulation)Ich habe viele articulés von IEEE.org aber ich möchte mit Ihnen über Ihre Meinungen und mybe möglich Erfahrung in der Gestaltung eines solchen Art von Schaltungen fragen
vor allem möchte ich mein Fach zu optimieren Schaltungen in Bezug auf die PDP (Power Verzögerungen bei der Produktentwicklung) und Jitter, aber ich habe nicht so viele Materialien, wie es geht mit HSPICEvielen Dank für jede Hilfe
greeeeetz
Mein Name ist Peter und jetzt bin ich versucht, einige Papiere und Bücher, die mir bei meinem Master-Abschluss zu Sachgebiet Hilfe bekommen können.
hier ist esSubjekt
Sehr hohe Frequenz Probenahme Level-Shifter-Spezifikation2 Anforderungen
Niederspannung bis Hochspannung (L2H) und der Hochspannung Niederspannung (H2L) Probenahme Level-Shifter Anforderungen:
a) Technologie: TSMC 0.18u, Standard-CMOS-, 1 Poly 4 dünnen Metall-, Standard V. Niederspannung PMOS-und NMOS-, Standard V. Hochspannung PMOS und NMOS unsalicided Poly-Widerstände, parasitäre pnp 5x5 BJT, parasitäre Metall Metall (Finger oder Platte) Kondensatoren zur Verfügung.Keine andere Geräte können durch die im Design verwendet werden.
b) Voll integrierte, keine externen Komponenten oder Spannung / Ströme Referenzen vorhanden.
c) Versorgungsspannung: Niederspannungs-Versorgung ist DVDD = 1,8 V / - 10%, High Versorgungsspannung AVDD = 3,3 V / - 10%.
d) Probenahme Uhr ist aus DVDD Spannung Domain in beiden L2H und H2L, mit weniger als 150 ps 10% -90% steigen / fallen Zeit und 40% -60% Einschaltdauer.Taktfrequenz von 0 Hz bis 1 GHz.Level-Shifter sollte Taktsignal Belastung mit nicht mehr als 10FF der Kapazität.Nr. ohmsche Last ist zulässig.
e) Level Shifting Eingangssignal single ended CMOS mit 10% -90% rise / fall weniger als 150 ps.Spannung Ebenen sind: DVDD bei L2H und im Falle H2L AVDD.Der Level-Shifter sollte Laden von Daten mit nicht mehr als 10FF der Kapazität Signal.Nr. ohmsche Last ist zulässig.Die Daten sollten auf steigende Flanke der Uhr zu beproben.Nr. Reset-Signal erforderlich ist, aber es kann in die Gestaltung einbezogen werden.
f) Level-Shifter haben zwei single-ended, matched, ergänzen (direkt und invertiert) Ausgänge.Direkte und invertierten Ausgang Wellenform Kreuz Punkt sollte in Höhe der Hälfte des Angebots / - 20% mit kapazitiver Last mit 2% Genauigkeit abgestimmt.Spannung Ebenen sind: AVDD bei L2H und im Falle H2L DVDD.Level-Shifter fahren sollte bis zu 50ff Last mit weniger als 150 ps 10% -90% steigen und fallen mal abgerufen.
g) die beiden Setup-und Hold-Zeit im Hinblick auf die Taktflanke (50% DVDD) sollte unter 200ps.
h) unter Annahme einer idealen Abtast-Takt-, Daten-Input Berücksichtigung Setup-und Haltezeiten, unkorrelierte positive und negative Versorgungsspannung (beide DVDD und AVDD) 100mV pk-pk Lärm - Jitter der Ausgabe sollte unter 30ps pk-pk mit 128 Bit PRBS Daten gemessen werden .Die 30ps pk-pk Wert sollte alle Quelle-Jitter.
3 Arbeitsumfang
a) entdecken mehrere Schaltungstopologien darunter:
- Vorschlag der Vergleich verschiedener Schaltungstopologien,
- Mit der vorgeschlagenen Methodik vergleichen Stromverbrauch, Flächenverbrauch (konnte nur Schätzung) und Jitter der einzelnen Schaltungstopologien,
- Zeigen, wie Dimensionierung der Transistoren jedes der vorgeschlagenen Topologien den Stromverbrauch, Flächen-und Jitter zu beeinflussen.
b) vorschlagen Methodik der Validierungen Schaltung mit SPICE-Simulation und in der Prototypen-Test-Chip.
c) Wählen Sie eine der vorgeschlagenen Topologien, Gestaltung ihrer Aufmachung und führen in voller
Validierung in SPICE-Simulation in allen Ecken PVT (einschließlich Post-Layout-Simulation)Ich habe viele articulés von IEEE.org aber ich möchte mit Ihnen über Ihre Meinungen und mybe möglich Erfahrung in der Gestaltung eines solchen Art von Schaltungen fragen
vor allem möchte ich mein Fach zu optimieren Schaltungen in Bezug auf die PDP (Power Verzögerungen bei der Produktentwicklung) und Jitter, aber ich habe nicht so viele Materialien, wie es geht mit HSPICEvielen Dank für jede Hilfe
greeeeetz