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Sujatha_11
Guest
Hi,
Mein VHDL-Code funktioniert gut, wenn ich eine Pre-Synthese-Simulation.Es ist auch synthetisieren.Aber, wenn ich versuche, um die Post-Synthese Code sagt Iteration erreicht.vsim 3601 Fehler.ND Verzögerung abgeschnitten.Ich verstehe nicht, warum dies geschieht.Wenn es eine unendliche Schleife Runnin oder Verzögerung Null Tore meiner Vor-Synthese-Code auch nicht funktionieren sollte oder?Ich habe ModelSim SE Version 6.0 für das Schreiben von Code und die Simulation und Synthese mit Xilinx ISE Web Pack.Bitte helfen Sie mir das Problem beheben.Ich habe um eine Frist.
Vielen Dank im Voraus.
Grüße,
Sujatha.
Mein VHDL-Code funktioniert gut, wenn ich eine Pre-Synthese-Simulation.Es ist auch synthetisieren.Aber, wenn ich versuche, um die Post-Synthese Code sagt Iteration erreicht.vsim 3601 Fehler.ND Verzögerung abgeschnitten.Ich verstehe nicht, warum dies geschieht.Wenn es eine unendliche Schleife Runnin oder Verzögerung Null Tore meiner Vor-Synthese-Code auch nicht funktionieren sollte oder?Ich habe ModelSim SE Version 6.0 für das Schreiben von Code und die Simulation und Synthese mit Xilinx ISE Web Pack.Bitte helfen Sie mir das Problem beheben.Ich habe um eine Frist.
Vielen Dank im Voraus.
Grüße,
Sujatha.