Post-Synthese-Simulation Fehler in ModelSim-Iteration begrenzen.

[Sujatha_11]

Hi,
Mein VHDL-Code funktioniert gut, wenn ich eine Pre-Synthese-Simulation.Es ist auch synthetisieren.Aber, wenn ich versuche, um die Post-Synthese Code sagt Iteration erreicht.vsim 3601 Fehler.ND Verzögerung abgeschnitten.Ich verstehe nicht, warum dies geschieht.Wenn es eine unendliche Schleife Runnin oder Verzögerung Null Tore meiner Vor-Synthese-Code auch nicht funktionieren sollte oder?Ich habe ModelSim SE Version 6.0 für das Schreiben von Code und die Simulation und Synthese mit Xilinx ISE Web Pack.Bitte helfen Sie mir das Problem beheben.Ich habe um eine Frist.
Vielen Dank im Voraus.

Grüße,
Sujatha.

 

[aji_vlsi]

Sujatha_11 schrieb:

Hi,

Mein VHDL-Code funktioniert gut, wenn ich eine Pre-Synthese-Simulation.
Es ist auch synthetisieren.
Aber, wenn ich versuche, um die Post-Synthese Code sagt Iteration erreicht.
vsim 3601 Fehler.
ND Verzögerung abgeschnitten.
Ich verstehe nicht, warum dies geschieht.
Wenn es eine unendliche Schleife Runnin oder Verzögerung Null Tore meiner Vor-Synthese-Code auch nicht funktionieren sollte oder?
Ich habe ModelSim SE Version 6.0 für das Schreiben von Code und die Simulation und Synthese mit Xilinx ISE Web Pack.
Bitte helfen Sie mir das Problem beheben.
Ich habe um eine Frist.

Vielen Dank im Voraus.Grüße,

Sujatha.

 

[Sujatha_11]

Hi Ajeetha,
Ich weiss nicht understadn, was Sie sagen.Was ist SDF und wie kann ich es oder es bekommen?Ich bin neu auf FPGA / VHDL-Synthese.Dies ist mein erstes Projekt.Bitte helfen Sie mir.delay_mode_unit und wo ist diese erhältlich?Ich habe nach der Synthese in ISE webback, die gab mir eine VHDL-Datei nach Erstellung der Post-sysnthesis Modell.Bitte lassen Sie es mich wissen.
Thanks & Regards,
Sujatha.

 

[vinodkumar]

Hi
u haben auch festgelegt, wie die Fehlernummer 3601, Dont, warum Sie in der Antwort auf der xilinx.this können u.if u haben, um zu Ihrem System wird direkt an den Root-Unterstützung.